本套例题围绕第 10 章「门电路与组合逻辑电路」的核心考点展开，覆盖以下板块：

一、基本门电路：与、或、非以及与非、或非、异或的逻辑符号、表达式与真值表。
二、集成门电路工艺：TTL 与 CMOS 的特点对比，OC 门、三态门的特殊用途。
三、组合逻辑电路：分析方法（写表达式、化简、写真值表、说明功能）、设计方法（真值表、表达式、化简、画图），以及编码器、译码器、数据选择器、加法器的典型应用。
四、竞争冒险的判别与消除。

题目按难度分三级：

  • 基础：直接套用逻辑门定义与真值表；
  • 进阶：走完组合电路分析与设计的完整流程，或套用中规模器件的标准接法；
  • 拓展：开放思考，结合具体条件判断险象并给出消除方案。

一、基础概念示例题

例题10-1 ｜ 难度：基础

【题目】分别写出二输入与非门、或非门、异或门的逻辑表达式与真值表，并概括各自的取值口诀。

【解题步骤】

  1. 写出三个门的表达式：与非门 Y = (A·B)’；或非门 Y = (A+B)’；异或门 Y = A⊕B = A’·B + A·B’。
  2. 按 A、B 的 2^2=4 种取值组合，逐行代入表达式求 Y。

【答案解析】真值表如下：

A B 与非 (A·B)’ 或非 (A+B)’ 异或 A⊕B
0 0 1 1 0
0 1 1 0 1
1 0 1 0 1
1 1 0 0 0

取值口诀：与非门「有 0 出 1、全 1 出 0」；或非门「有 1 出 0、全 0 出 1」；异或门「相异出 1、相同出 0」。异或门与同或门互为取反，且异或门常作半加器的本位和输出，是后续加法器电路的基础。

【知识点链接】基本门电路逻辑符号与真值表，详见《电子信息专升本 · 第10章 门电路与组合逻辑电路》学习要点：https://su6660.github.io/2026/10/06/20261006-电子信息专升本-10-门电路与组合逻辑电路/

例题10-2 ｜ 难度：基础

【题目】从电源、输入悬空、功耗、抗静电等角度，对比 TTL 与 CMOS 门电路的主要特点，并说明 OC 门与三态门各自解决什么问题。

【解题步骤】

  1. 从电源电压、输入悬空、功耗、静电防护四个角度逐项对比 TTL 与 CMOS。
  2. 补充两种特殊输出结构各自的用途：OC 门（集电极开路）与三态门。

【答案解析】主要特点对比表：

对比项 TTL CMOS
电源电压 典型 5V 范围宽（约 3~18V）
输入悬空 悬空视为高电平 1 不允许悬空
功耗 较大 极低
静电防护 相对好 易静电损坏

特殊结构用途：OC 门（集电极开路门）输出端可直接并联实现「线与」，但必须外接上拉电阻才能输出确定电平；三态门输出除 0、1 外还有高阻态，多路输出可挂到同一数据总线上分时使用，避免互相冲突。要提醒的是普通 TTL 门输出端不能直接并联，否则会因输出电平竞争而损坏器件。

【知识点链接】TTL 与 CMOS 特点、线逻辑、高阻态，详见《电子信息专升本 · 第10章 门电路与组合逻辑电路》学习要点：https://su6660.github.io/2026/10/06/20261006-电子信息专升本-10-门电路与组合逻辑电路/

例题10-3 ｜ 难度：基础

【题目】写出半加器的真值表与逻辑表达式，说明异或门与与门在半加器中的分工，并给出融入低位进位后的全加器表达式。

【解题步骤】

  1. 半加器有两个输入 A、B（本位两数），两个输出 S（本位和）、C（向高位的进位）。
  2. 逐项分析输入组合：只有 A、B 不同时 S 为 1；只有 A、B 同为 1 时 C 为 1。
  3. 把低位进位 Ci 一并考虑，升级到全加器表达式。

【答案解析】半加器真值表与表达式：

A B S（本位和） C（进位）
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1

半加器本位和 S = A⊕B（异或门），进位 C = A·B（与门）。半加器不考虑低位进位，若计入低位进位 Ci，则升级为全加器：本位和 S = A⊕B⊕Ci，进位 C = A·B + (A⊕B)·Ci。多位二进制加法可用全加器逐级级联构成，是加法器应用的基础。

【知识点链接】加法器原理（半加器、全加器），详见《电子信息专升本 · 第10章 门电路与组合逻辑电路》学习要点：https://su6660.github.io/2026/10/06/20261006-电子信息专升本-10-门电路与组合逻辑电路/

二、综合应用题

例题10-4 ｜ 难度：进阶

【题目】设计一个三人多数表决器：三个输入 A、B、C，两人及以上同意时输出 F=1。要求走完「真值表 → 表达式 → 化简 → 画逻辑图」的完整设计流程。

【解题步骤】

  1. 列真值表（三个输入共 2^3=8 种组合，两人及以上同意的组合输出 1）：
A B C F
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
  1. 由真值表写最小项表达式（F=1 的行对应的最小项之和）：F = A’·B·C + A·B’·C + A·B·C’ + A·B·C。
  2. 化简：把 A·B·C 分别与前三项合并，A’BC+ABC = BC，AB’C+ABC = AC，ABC’+ABC = AB，得 F = A·B + A·C + B·C。
  3. 画逻辑图：两次取反并用摩根定律化成与非式 F = ((A·B)’·(A·C)’·(B·C)’)’，需要 3 个二输入与非门分别产生 (AB)’、(AC)’、(BC)’，再接到 1 个三输入与非门。

【答案解析】F = A·B + A·C + B·C，即三取二多数表决逻辑，用 4 个与非门即可实现（也可以用三个与门加一个或门实现原式）。设计流程的四步「真值表、表达式、化简、画图」是组合电路设计的标准套路，务必熟练并能反向分析（给出电路写真值表说明功能）。

【知识点链接】组合逻辑电路设计、卡诺图/代数法化简、与非门实现，详见《电子信息专升本 · 第10章 门电路与组合逻辑电路》学习要点：https://su6660.github.io/2026/10/06/20261006-电子信息专升本-10-门电路与组合逻辑电路/

例题10-5 ｜ 难度：进阶

【题目】用 74LS138（3 线—8 线译码器，输出低电平有效）外加一个与非门，实现逻辑函数 F = Σm(1,3,5,7)；并简述改用 74LS151（8 选 1 数据选择器）时应如何接法。

【解题步骤】

  1. 74LS138 的输出 Yi 是相应最小项 mi 的取反（即低有效），也就是 Yi = (mi)’。
  2. 由于 138 输出低有效，要实现「若干最小项相或」必须再接与非门：F = (Y1·Y3·Y5·Y7)’，把 Y1、Y3、Y5、Y7 四路输出接一个四输入与非门即可。
  3. 74LS151 是 8 选 1 数据选择器，输出 F = Σ(Di·mi)。把三个地址端 A2A1A0 接输入变量，数据端令 D1=D3=D5=D7=1、D0=D2=D4=D6=0，即可得到 F = Σm(1,3,5,7)。

【答案解析】用 138 的接法为 F = (Y1·Y3·Y5·Y7)’，关键口诀是「译码器输出低有效、必须配与非门」；用 151 的接法为「数据端按各最小项需要接 0 或 1，输出即所选最小项之和」。综合提醒：74LS148 是 8 线—3 线优先编码器，方向与译码器相反、输出为反码，做「编码」用，注意与「译码」区分。

【知识点链接】译码器 74LS138、数据选择器 74LS151、编码器 74LS148 的应用，详见《电子信息专升本 · 第10章 门电路与组合逻辑电路》学习要点：https://su6660.github.io/2026/10/06/20261006-电子信息专升本-10-门电路与组合逻辑电路/

三、拓展思考题

例题10-6 ｜ 难度：拓展

【题目】设组合逻辑函数 F = A·B + A’·C，分析当 B=C=1 时电路是否存在竞争冒险，并给出消除该险象的具体方法。

【思路提示】
竞争冒险的根源是同一信号经不同路径到达汇合点的时间差，使理论上应保持恒定的输出在瞬态产生毛刺。可把 B=C=1 代入 F，观察只剩 A 与 A’ 两条路径的情形，再考虑用冗余项消除。也可以从「相邻最小项之间的乘积只差一个变量」的角度判断险象可能发生的位置。

【参考答案要点】

  1. 当 B=C=1 时，F = A·1 + A’·1 = A + A’，理论上恒为 1。但 A 经非门得到 A’ 存在一级门延迟，A 跳变瞬间两条路径到达的时间差会使输出出现一个负向毛刺（从 1 短暂跌到 0），即存在 0 型竞争冒险。
  2. 消除方法：在表达式中增加冗余项 BC，把函数改写为 F = A·B + A’·C + B·C。当 B=C=1 时冗余项 BC=1 恒为 1，把输出稳定在 1，从而消除毛刺。该冗余项正是两项 A·B 与 A’·C 中除互补变量 A、A’ 之外的公共因子之积（B·C）。
  3. 其他常用消除手段：引入选通脉冲（在信号变化期间禁止输出取用，只取稳态值）、在输出端并联滤波电容（吸收窄毛刺）。三种方法中加冗余项是组合电路内部最常用的做法。

相关知识点链接